Chips en red; el futuro de la informática


Los chips han dejado de ser cada vez más rápidos. A fin de mantener el aumento de poder de los chips de computación a la tasa a la que estamos acostumbrados, los fabricantes de chips están dando lugar a incluir otros “núcleos” o unidades de procesamiento.

Actualmente, un chip típico puede tener seis u ocho núcleos, y la comunicación entre ellos se realiza con un solo haz de cables, llamado un bus.Pero este método, sin embargo, sólo permite la comunicación entre un par de núcleos a la vez, lo que sería una grave limitación si hablamos de cientos o incluso miles de núcleos, algo que muchos ingenieros imaginan será el futuro en computación.

Li-Shiuan Pe, profesor asociado de ingeniería eléctrica y ciencias de la computación en el MIT, quiere los núcleos comunicados en los ordenadores de la misma manera  que sucede en Internet: mediante ” paquetes”. Al combinar la información que transmite cada núcleo mediante su propio router, lo que podría enviar un paquete en cualquiera de los varios caminos, dependiendo de la condición de la red en su conjunto.

En la Conferencia de automatización de diseño en junio, Pe y sus colegas presentarán un documento que describen como “un resumen de 10 años de investigación” de estas “redes de chips.” No sólo los investigadores establecen límites teóricos a la eficiencia de la conmutación de paquetes de redes de comunicación entre chips, sino que también las mediciones actuales realizadas en un chip de prueba  estuvieron muy cerca de llegar a varios de esos límites.

En principio, los chips de varios núcleos son más rápidos que los chips de un solo núcleo, ya que pueden dividirse las tareas computacionales y ejecutarlas en varios núcleos a la vez. Núcleos de trabajo realizando la misma tarea tendrán, en ocasiones, que compartir datos, pero hasta hace poco, el recuento de núcleos en los chips comerciales ha sido lo suficientemente bajo para que un solo bus haya sido capaz de manejar la carga de comunicaciones adicional. Eso ya está cambiando, sin embargo: “Los buses han llegado a un límite”, dice Pe. “Por lo general el límite está cerca de los ocho núcleos.” A los chips de 10 núcleos, que se encuentran en servidores de gama alta, con frecuencia se le añade un segundo bus, pero ese método no funcionaría en chips con cientos de núcleos.

“Para una sola tarea, los buses utilizan un montón de potencia, porque están tratando de manejar cables largos de ocho o 10 núcleos, al mismo tiempo.”, dice Peh. En el tipo de red que propone, por el contrario, cada núcleo sólo se comunica con los cuatro núcleos más cercanos. “Así que tendríamos segmentos cortos de cable, por lo que nos permitiría ir por debajo de la tensión”, explica.

En una red de un chip, sin embargo, un paquete de datos que viaja de un núcleo a otro tiene que parar en cada router. Además, si dos paquetes llegan a un router al mismo tiempo, una de ellos tiene que ser almacenado en la memoria, mientras que el router se encarga del otro. “Para muchos ingenieros, la preocupación de que estos requisitos adicionales introduzca retrasos y la complejidad computacional suficiente compensa las ventajas de la conmutación de paquetes. El mayor problema, creo yo, es que en la industria en este momento, la gente no sabe cómo construir estas redes, ya que los buses ha funcionado durante décadas”, dice Peh.

Peh y sus colegas han desarrollado dos técnicas para hacer frente a estas preocupaciones. Una de ellas es algo que ellos llaman “bypass virtual.” En  Internet, cuando un paquete llega a un router, el router inspecciona la información de direccionamiento antes de decidir cuál es el camino correcto para enviarlo. Con un bypass,, sin embargo, cada router envía una señal de avance a la siguiente, de manera que puede predeterminar al interruptor siguiente, lo que acelera el envío del paquete sin ningún cálculo adicional. En  pruebas realizadas por el grupo, este método permite un enfoque muy cercano al máximo de transmisión de datos, a las tasas predichas por el análisis teórico.

La otra técnica es algo que  llaman “Señalización de Baja Oscilación”. Los datos digitales se componen de unos y ceros que se transmiten a través de canales de comunicaciones como tensión alta y baja. Sunghyun Park, un estudiante de doctorado asesorado  por Peh y Anantha Chandrakasakan,  Joseph F. y Nancy P. Keithley profesores de Ingeniería Eléctrica, ha desarrollado un circuito que reduce la oscilación entre las tensión alta y baja, de un voltio hasta 300 milivoltios. Con una combinación de estos dos métodos, el chip de los investigadores consumió un 38%  menos de energía, en pruebas de conmutación de paquetes. Los investigadores tienen mucho trabajo por hacer, dice Peh, antes de que el consumo de su chip de prueba se acerque al límite teórico tanto como su velocidad de transmisión de datos lo hace. Pero, añade, “Si lo comparamos con un bus, tenemos órdenes de magnitud de ahorro”. 

Luca Carloni, profesor asociado de ciencias informáticas en la Universidad de Columbia, que también investiga redes de chips, dice que “el jurado está todavía deliberando sobre el futuro del diseño de chips, pero las ventajas de las redes en chips de conmutación de paquetes parece convincente “. Además, hace hincapié en que esas ventajas incluyen no sólo la eficiencia operativa de los chips mismos, sino también un nivel de regularidad y productividad en tiempo de diseño muy importante. “Y en ese campo, las contribuciones de Li-Shiuan son fundamentales. “

Autor: Larry Hardesty

Enlace original: Chips and mini Internets

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